DLX procesor sa 5 stepena pipeline-a (VLSI sistemi projekat ETF Beograd 2010 deo 1)
0

DLX procesor sa 5 stepena pipeline-a (VLSI sistemi projekat ETF Beograd 2010 deo 1)

DLX procesor sa 5 stepena pipeline-a (deo 2)
0

DLX procesor sa 5 stepena pipeline-a (deo 2)

4. Opis dizajna

4.1 Zabeleške uz dizajn

Kodovanje instrukcija i načina adresiranja zadato je sledećom tabelom

naziv 15..12 11..8 1 9 10 11